Nell’ambito dell’analisi delle prestazioni di integrità del segnale delle interfacce DDR, la separazione dei cicli di lettura e scrittura si è sempre dimostrata complessa. Sono richieste capacità di trigger avanzate, soprattutto per ricreare il diagramma a occhio in tempo reale.
Sovrapposizione casuale dei cicli di lettura e scrittura DDR
La qualità del segnale dell’interfaccia DDR è fondamentale ai fini del funzionamento affidabile di un sistema di memorizzazione. L’analisi del diagramma a occhio dei dati è un metodo comune per la valutazione dell’integrità del segnale. L’architettura DDR utilizza la modalità trasmissione half-duplex, caratterizzata da cicli di lettura e scrittura sulla medesima traccia del segnale in diversi intervalli di tempo. Per differenziare i cicli di lettura e scrittura ai fini dell’analisi del diagramma a occhio, i progettisti esaminano l’allineamento di fase dei segnali dati (DQ) e strobe (DQS). Usare un triggering dedicato per separare i cicli di lettura/scrittura è complicato, ma così facendo si riesce a valutare in tempo reale il diagramma a occhio dei dati per un lungo periodo.
Cicli di lettura e scrittura
Gli oscilloscopi ad alte prestazioni R&S®RTP hanno capacità di trigger avanzate. La sequenza A-B dell’esclusivo sistema di trigger digitale consente di configurare due condizioni di trigger consecutive con un preciso ritardo e una risoluzione fino a 1 ps. Una condizione di trigger può essere combinata con qualificatori logici relativi ad altri canali. Inoltre, l’opzione di trigger a zona R&S®RTP-K19 può semplificare la configurazione consentendo agli utenti di definire delle zone con identificazione visiva delle condizioni di trigger.
Cicli di lettura e scrittura
I cicli di lettura e scrittura delle interfacce di memoria DDR non sono allineati in fase. L’architettura richiede che il controller di memoria fornisca segnali strobe differenziali (DQS) per acquisire i dati (DQ) quando sono stabilmente alti o bassi. Durante il ciclo di lettura, la memoria DRAM invia al controller i segnali DQS e DQ in fase, mentre per il ciclo di scrittura vi è un offset temporale pari a ½ intervallo unitario (UI).
Configurazione del trigger A-B con ritardo
Configurazione del trigger A-B con ritardo
Sfruttando la relazione di fase nel ciclo di scrittura, l’evento di trigger A può essere definito come trigger sul fronte del segnale DQ. Successivamente, un meccanismo di ritardo e ripristino lo limita alla ricerca di un trigger sul fronte per l’evento B sul segnale DQS. Il ritardo di ricerca dell’evento B non deve superare ½ UI.
Un’alternativa per l’evento A è l’uso di un trigger a finestra temporale per rilevare il primo bit DQ dopo il ritorno da una sequenza di tre stati (larghezza della finestra > 1 UI).
Trigger sul preambolo DQS
Per le memorie DDR3, il bit di preambolo DQS è positivo nei cicli di scrittura e negativo in quelli di lettura. Di norma i controller DRAM hanno un’ampiezza del bit di preambolo leggermente diversa rispetto a quella del bit di dati. Questo elemento può fungere da differenziatore per il triggering. basta definire il trigger basato sulla larghezza impostandolo su impulsi di durata superiore a 1 UI o usare un intervallo compreso tra 1 UI e 1,5 UI. Poiché le implementazioni dei preamboli variano, si raccomanda di osservare innanzitutto la temporizzazione del preambolo tipica del dispositivo in esame.
Trigger sul preambolo DQS
Per le memorie DDR3, il bit di preambolo DQS è positivo nei cicli di scrittura e negativo in quelli di lettura. Di norma i controller DRAM hanno un’ampiezza del bit di preambolo leggermente diversa rispetto a quella del bit di dati. Questo elemento può fungere da differenziatore per il triggering. basta definire il trigger basato sulla larghezza impostandolo su impulsi di durata superiore a 1 UI o usare un intervallo compreso tra 1 UI e 1,5 UI. Poiché le implementazioni dei preamboli variano, si raccomanda di osservare innanzitutto la temporizzazione del preambolo tipica del dispositivo in esame.
Trigger a zona
L’oscilloscopio R&S®RTP offre una modalità opzionale di trigger a zona, utile per l’identificazione di cicli di lettura e scrittura validi sulla base di caratteristiche distintive delle forme d’onda. Le zone possono essere definite liberamente, direttamente sullo schermo, per indicare se i segnali devono o non devono attraversarle. Ciò risulta particolarmente utile quando la caratteristica della forma d’onda non ricade nella definizione del trigger.
Nei i cicli di scrittura, i segnali DQS e DQ non sono allineati in fase. Può essere definita una zona per assicurare che il segnale DQ non violi lo stesso fronte del segnale DQS.
Di norma l’integrità del segnale delle memorie DDR si misura dal lato della DRAM. Ciò significa che il livello della tensione del segnale di scrittura è inferiore rispetto a quello del segnale di lettura. I cicli di lettura possono essere pertanto esclusi dalle zone in base all’intensità del segnale (livello di tensione).
Un’affidabile separazione dei cicli di lettura e scrittura è fondamentale per la valutazione dell’integrità del segnale delle interfacce di memoria DDR. Il trigger digitale dell’oscilloscopio ad alte prestazioni R&S®RTP mette a disposizione un meccanismo di trigger sequenziale preciso. Insieme al trigger a zona, offre funzionalità di triggering versatili e flessibili per effettuare misure sulle interfacce di memoria DDR.
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