Verifica a livello di sistema e debug dei progetti di memoria DDR3/4

Questa nota applicativa offre un’introduzione alla tecnologia delle memorie DDR e spiega le sfide più comuni da affrontare relativamente alla specifica natura dei bus dati, di comando/indirizzamento e di controllo delle memorie DDR. Descrive, inoltre, le misure tipiche che sono necessarie per verificare ed effettuare il debug di progetti che contengono memorie DDR.

Il documento illustra i punti di test consigliati, il collegamento delle sonde per oscilloscopi e la compensazione degli effetti degli adattatori (interposer) DDR tramite tecniche di deembedding. Viene anche descritto come verificare l’integrità dei segnali utilizzando misure con diagramma a occhio, triggering avanzato e funzionalità TDR/TDT. Dato l’elevato numero di linee di segnale e la terminazione dinamica del bus, il rumore SSN (simultaneous switching noise) ha un effetto significativo nei progetti di memoria DDR, e l’integrità del segnale e dell’alimentazione è altamente dipendente dal pattern di dati trasmessi. Nella nota applicativa vengono illustrate le tecniche per raggiungere elevate frequenze di acquisizione e rilevare, in modo efficiente, gli scenari peggiori, che influenzano le prestazioni del progetto complessivo della memoria. Il documento include anche un’attenta analisi dell’integrità dell’alimentazione.

Illustrando esempi di pratiche ottimali da adottare nel processo di verifica della progettazione e di debugging, il documento si rivolge a tutti i progettisti di sistemi e ai tecnici dei collaudi che lavorano su progetti di memoria DDR.