FPC1500 - VNAモードで校正した後の結果

質問

次の手順で校正を実行しました。

• "Preset"
• "Meas" > "Format" > "Smith Chart"
• "Meas" > "Calibrate"> "Full 1 Port" > "Continue"

校正のために使用した素子を測定した結果に、不明瞭な部分があります。私が使用しているのは、FSH-Z28（FPCの校正用標準キット）とは異なる校正キットです。マッチ／ロードは適正です（中央付近に1ポイントのみ）：

オープンは完全なオープンではありません。

ショートはそれほどショートではありません。

この結果を改善するにはどうすればよいですか？

回答

上記の結果は、微細な差を無視すればある程度適正で、対応する校正素子のSパラメータを適切に割り当てれば改善することができます。

• このケースで基準として使用されていた校正キット記述ファイルはFSH-Z28でした。そのため、関連パラメータが、校正処理に使用されている素子に合っていません。適切なSパラメータファイルが提供されているか利用可能な場合は、それを使用するのが最善の方法です。
• 校正は常に、プラグやソケットの内部導体と接する特定のポイントにある基準面にバインドされます。基準ファイルには、オープン／ショート／マッチに対する遅延などのパラメータが記述されています。校正処理はこの情報を用いて、オープン／ショート／マッチ素子につながる内部導線の遅延と付加的な影響を計算することができます。

これらの素子の中の1つを調査すると、基準面は同じ位置でも、例えば、オープンまたはショートのポイントは少しばかりずれています。これにより、追加された遅延や発生した実数部／虚数部が、スミスチャートに表示されます。影響は波長が低いほど大きくなるので、この現象は周波数に応じて増加します。

証明：

• オープン素子が接続されていない場合、スミスチャートには周波数に対する誘導性オープンが表示されます（数mmほど基準ポイントを超えることがわかります）。
• オープン素子（と内部導体）が接続されている場合、スミスチャートには容量性の挙動が表示されます。これは、素子のシールドと並列なラインが存在するためです。