PCIe(Peripheral Component Interconnect Express) 테스트
실무에서는 개발 단계와 PCIe 컴플라이언스 테스트단계 모두 오실로스코프를 활용하여 PCIe데이터 전송 및 신호 특성 테스트에 관한 모든 요구사항을 충족합니다. 물리적 계층에서는 네트워크 분석기가 신호 무결성 테스트를 위해 최대한 높은 정밀도를 제공할 수 있습니다. 로데슈바르즈에서만 제공하는 자동 네트워크 분석기테스트 셋업을 사용하면 신호 무결성 파라미터 테스트 시간을 대폭 줄일 수 있을 뿐만 아니라 5.0 또는 6.0 사양을 사용하여 4개 이상의 레인의 PCIe 케이블 및 커넥터에 대한 테스트 신뢰도를 높일 수 있습니다.
PCIe는 메인 프로세서와 통합 주변기기(표면 장착 칩) 및 플러그인 주변기기(그래픽 카드, 메모리 카드, 애드인 보드 등의 확장 카드) 사이 서버 또는 PC 메인보드 인터커넥트에 대한 사실상의 표준입니다. 전 산업의 PC 제조업체, 칩 및 플러그인 보드 공급업체는 개발 단계에서 PCIe 인터페이스를 검증한 다음 반드시 기능 검증과 생산 품질 관리를 수행해야 합니다.
최초의 PCIe는 2003년 2.5 GHz 주파수에서 작동하는 8 GB/s 대역폭의 PCIe 1.0으로 출시되어 2.5 GT/s(giga transfers per second)를 지원하였으며, PCI-SIG(Special Interest Group)에서 새로운 업그레이드 버전을 릴리스한 후 2-3년마다 성능을 두 배씩 개선하고 있습니다. 2022년 릴리스된 최신 버전은 32 GHz 주파수에서 작동하는 256 GB/s 대역폭의 PCIe 6.0으로 64 GT/s를 지원합니다. 데이터 레이트는 초당 전송으로 표시하며, 비트 레이트로 표시하지 않습니다. 그 이유는 전송할 정보의 양을 늘리는 대신 전송 오류를 줄이기 위해 데이터 비트를 더 많은 수의 전송 문자로 변환하는 전송 코딩 때문입니다. PCI 1.0 및 2.0에서는 8b/10b 코딩을 사용하며 3.0의 경우 128b/130b 코딩을 사용하여 전송 오버헤드를 크게 줄였습니다. 전송 오류는 DC 균형 및 경계 불일치(장기적으로 50% "1"과 50% "0"이 전송됨)를 달성하여 감소했습니다.
128/130b는 프로토콜 오버헤드를 25%에서 1.5%로 줄이는 동시에 프로토콜 기반 전송 오류 정정도 줄여줍니다. PCIe 3.0에는 더 높은 주파수에서 채널 내 주파수 응답을 보상하기 위해 수신기 균등화가 추가되었습니다. 정교한 알고리즘의 목표는 수신기에서의 채널 손실과 일치하는 디지털 필터를 만드는 것입니다.
PCIe는 슬롯에서 하나 이상의 레인으로 연결되어 있습니다. 레인에는 디퍼런셜 라인의 전송 및 수신 쌍이 포함되어 있어 각 레인이 전이중 스트림으로 데이터 패킷을 전송합니다. PCIe 슬롯에는 1~32 사이 2의 제곱 수만큼의 레인을 포함할 수 있습니다. 레인 수는 x 접두사로 표현하며(예: x16은 16번째 레인 카드 또는 슬롯을 나타냄) 일반적으로 사용되는 최대 크기는 x16입니다. x1 슬롯은 사이클당 1비트로 데이터를 전송하고 x16 슬롯은 사이클당 16비트로 데이터를 전송합니다. 슬롯 수와 버전 측면에서 PCIe는 완벽한 역호환성을 제공하며, 데이터 레이트는 더 작은 슬롯 크기와 더 낮은 버전으로 결정됩니다.
PCIe의 상업적 구현은 최신 표준이 아닌 다수의 이전 버전에서 이루어지고 있습니다. 아직까지 4.0보다 더 많은 3.0 PC 마더보드가 공급되고 있으며, 마찬가지로 5.0 마더보드보다 많은 4.0 버전이 공급되고 있습니다. 16 GT/s를 초과하는 데이터 레이트가 요구되는 애플리케이션의 수도 매우 제한적입니다. 대부분의 산업용 및 상업용 장치를 실행하는 단순한 프로세서의 경우 PCIe 1.0으로 충분한 성능을 제공할 수 있습니다.
