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Disparando los ciclos de lectura y escritura de memorias DDR3
La separación de los ciclos de lectura y de escritura siempre ha sido una tarea compleja al analizar el rendimiento de la integridad de señal de las interfaces DDR. Por ello, se necesitan amplias capacidades de disparo, especialmente al intentar recrear el diagrama de ojo en tiempo real.
sept 26, 2018