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Trigger sui cicli di lettura e scrittura delle memorie DDR3
Nell’ambito dell’analisi delle prestazioni di integrità del segnale delle interfacce DDR, la separazione dei cicli di lettura e scrittura si è sempre dimostrata complessa. Sono richieste capacità di trigger avanzate, soprattutto per ricreare il diagramma a occhio in tempo reale.
set 26, 2018