DDR3/4メモリ設計のシステムレベルの検証／デバッグ

本アプリケーションノートでは、DDRメモリテクノロジーの概要を紹介し、DDRデータ、コマンド／アドレス、制御バスの固有な性質に関する共通の課題と、DDRシステム設計を検証／デバッグするための一般的な測定について説明します。

本書では、推奨されるテストポイント、オシロスコーププローブの接続、DDRインターポーザーから生じる効果の補正を行うディエンベディングについて解説します。さらに、アイダイアグラム測定、高度なトリガ、TDR/TDT機能を用いた効果的なシグナルインテグリティー検証についても説明します。多くの信号線と動的なバス終端が存在する場合、SSN（同時スイッチングノイズ）はDDRメモリの設計とシグナルインテグリティーに多大な影響を及ぼし、さらにパワーインテグリティーはパターンにかなり依存します。当社は、高速な収集速度を実現して、ワーストケースのシナリオを効率的に検出することができる手法を開発しました。これは、メモリ設計全体の性能に影響を及ぼします。本ドキュメントでは、パワーインテグリティーの詳細についても説明します。

設計の検証およびデバッグプロセスのベスト事例も掲載されています。DDRメモリ設計に携わる、すべてのシステム設計者とテストエンジニアが対象です。